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講講高速數字電臺的基本參數及FPGA的設計與實現
閱讀:147 發布時間:2020-8-120 引言
MIMO2OFDM是目前研究上比較熱門的技術之一。綜合兩者的優點 ,既能有效解決抗頻率選擇性衰落的問題 ,又可在不增加帶寬的條件下成倍地提高通信系統的容量和頻譜利用率 ,這為設計出一種高速傳輸的數字電臺提供了可能。不過目前國內MIMO2OFDM技術的研究還處于起步階段 ,真正得到應用的產品不多 ,多數是基于理論研究 ,本文介紹了一種針對頻帶利用率達到 2. 56bitP sP Hz 的數字電臺中上變頻模塊基于 FPGA 的硬件實現方法 ,為其他硬件設計者提供參考。
1 高速數字電臺的基本參數
圖1為采用了MIMO2OFDM編碼調制技術的數字電臺的發射機結構框圖 ,上變頻模塊的位置為圖中粗框黑體字所示。由于是多天線傳輸 ,信源先分解成分路信號 ,分別通過編碼器(包括了信道編碼和空時編碼) 、 OFDM調制器后變成待發基帶信號 ,后經過上變頻模塊將中心頻率搬移到射頻 ,傳輸到多天線。
選定單天線傳輸速率為 RC (終N路天線發送信息的速率可達到 N ×Rc ) ,調制方式采用 2MQAM(高能達到的頻帶利用率為2M) ,編碼采用打孔卷積編碼和螺旋分層空時碼 ,終產生采樣率為fs ,帶寬為 F的基帶信號送至上變頻模塊(頻帶利用率為RcP F ,本系統設定為 2. 56bitP sP Hz) 。確定信道編碼與OFDM調制采用 DSP芯片 C5413 編程處理完成 ,而上變頻則采用altera 公司的 FPGA 專業芯片實現。FPGA和DSP通過 EMIF端口使用數據帶相連。
2 FPGA的設計與實現
2. 1 上變頻模塊的理論設計與硬件選擇
上變頻模塊需將調制好的信號從基帶頻率搬移到射頻 ,跨度較大 ,為降低硬件實現難度 ,設計中將整個上變頻過程分為兩級 ,前一級由數字實現 ,通過I、 Q 支路的正交混頻 ,將基帶信號中心頻率搬移到中頻 f I 后送往DP A ;后一級經由濾波器濾波后二次模擬混頻到射頻 f T ,終由天線發射。
本文的硬件設計主要集中在前一級。雖然經空時編碼后各路信號并不相同 ,但對數字上變頻的要求是一致的 ,可采用相同的硬件設計 ,所以 ,本文的敘述均以一路信號為例。
圖2為典型的數字上變頻原理框圖,OFDM調制后的基帶信號帶寬為 F ,從頻率軸上看, F為正軸頻譜寬度,基帶信號是負軸頻譜為零的復信號,其采樣率為 f s ,分為 I ,Q兩個支路信號,均為帶符號二進制數。 兩路信號通過數據帶串行輸入,每一個時刻輸入一個支路的16位二進制數據(為避免傳輸過程中發生錯位,設計后15位為支路數據,高1位表示支路屬性) ,故輸入時鐘變為2f s。
圖中 cos ( nωc ) 和 sin ( nωc ) 兩個正交載頻由數控振蕩器NCO產生。 為完成混頻中的相乘運算,兩個支路信號需分別經 N 倍內插濾波,使采樣率變為fν = f s ×N 和載頻采樣率保持一致。
由上可知內插系數 N ,混頻載波頻率 f c 等重要參數直接影響著整體設計,確定這些系數的要求為:①為簡化硬件設計,內插系數 N 為整數,若為分數 ,分子分母均不宜過大,內插后的采樣頻率滿足fν = f s ×N ; ②為完成混頻乘法運算,載波采用同樣的采樣率 ,故須有 fν ≥2f c 以滿足奈奎斯特采樣定律; ③正交混頻后,低通濾波器的通帶范圍內只有一個周期的信號頻譜,其他周期延拓的頻譜落到帶外且均被濾除, 考慮到濾波器 f d 的過渡帶 , fν -( f c + B) 3 2 ≥f d ; ④盡量使fν是f c的整數或有限小數倍 ,簡化數控振蕩器NCO設計; ⑤為減小FPGA的運算時延,設定的 fν應該越小越好。
為描述直觀方便,本文仿真中擬定一組數據作為參考值。假定輸入的基帶信號帶寬為 200kHz ,采樣率為320kHz ,內插系數定為 75 倍 ,則插值濾波后的采樣率變為 24MHz , 設定正交載頻頻率為10. 6MHz。這組參考值下的頻譜變換圖如圖3所示。根據系統運算量估計和成本預算 ,終選用CYCLONE II系列 EP2C8T144芯片實現。
2. 2 使用QUARTUS進行硬件設計
根據本文中的參考值進行設計。I ,Q 支路串行輸入后 ,需經串并變換分兩路輸出。這里采用由640kHz時鐘驅動的深度為 16 位的 FIFO 做為緩沖器 ,數據讀入 FIFO 后 ,根據數據高位可判斷是 I支路還是Q支路 ,采用320kHz的時鐘讀出數據傳至對應的插值器。為保證插值濾波器的運算速度 ,采用無須乘法運算的多級級聯積分梳狀(CIC)濾波器。經電路變換 ,插值器可移至梳狀模塊和積分模塊之間。為減小旁瓣 ,采用3級級聯。整個濾波過程中 ,兩支路數據的二進制位數需要適量增加以確保相加運算不造成溢出 ,權衡保持精度、 防止溢出和盡量減少運算量 ,終采用二進制位數分級遞增方法 ,3 級CIC輸入輸出位數按 2 位遞增 ,終輸出采用舍尾法恢復15位精度。
數控振蕩器NCO由24MHz時鐘驅動 ,采用查表法產生兩路正交載波 ,具體可用步長為 5 的模 16 累加器計算查表地址 ,4 位地址 16 位深度的正弦表完成查值。正交混頻則可用乘加器實現 ,終保留 14位有符號數據精度用于輸出到DP A芯片。整個設計中用到了320kHz ,640kHz和24MHz 三種不同的時鐘 ,均由 48MHz 主時鐘經整數倍變換而得 ,用計數器即可生成 ,方法不再贅述。
以上模塊中 ,NCO ,時鐘生成模塊和數據精度控制模塊由VHDL 硬件描述語言編程實現 ,其他模塊采用QUARTUS提供的各功能子模塊搭建完成。經QUARTUS軟件編譯后 ,使用計算機仿真可得各數據的矢量波形圖和 RTL 級結構圖。軟件綜合分析 ,會自動總結出的硬件資源使用情況。從表 1 可見 ,選用 EP2C8T144芯片是比較合適的。
2. 3 硬件編程下載
硬件電路板主要由電源電路、 FPGA 主芯片、JTAG配置芯片、 DP A 芯片構成 ,48MHz 主時鐘由晶振產生 ,聯線共占用 EP2C8T144的90多個管腳。針對于實際電路情況 ,可使用 QUATUS II進行綜合布線 ,調整布線方案 ,使輸出管腳與硬件電路板上線路焊接匹配。
3 結束語
本文針對頻帶利用率達到 2. 56bitP sP Hz 的MIMO數字電臺中的數字上變頻部分 ,給出了一種具體的結構和參數設計 ,并對此設計進行了軟件仿真和具體硬件實現。該設計在一定程度上合理利用了硬件資源 ,簡化了實現難度 ,節約了成本 ,是一種比較好的設計。
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